台积电表示，55奈米「半世代」制程技术由65奈米制程技术直接微缩 (linear shrink) 90％，单颗晶粒成本显著降低，在相同运作速度下节省耗电量约10％~20％，客户仅需微调现有的65奈米制程技术元件资料库与矽智财，便可在极低风险的情况下导入此制程。目前提供泛用型GP (General Purpose)及消费性产品的GC (Consumer)55奈米逻辑制程，GP制程已于本季开始量产，GC制程预计于2007稍后开始量产。

　   事实上，55奈米制程已是台积公司第六个半世代制程技术，2006年台积电技术论坛中便曾公开表示，为拉开与竞争对手间的差距，将会持续投资开发先进制程，根据台积电技术蓝图，约2007年第二季推出55奈米制程，并在2007年第三季进入45奈米制程试产，而台积电在第一季就宣布量产，正符合当时台积电研发副总孙元成所说，55奈米制程进展顺利很有机会提前！

   　外界猜测，以目前台积电65奈米制程以客户高通、飞思卡尔（Freescale）、Altera及恩威迪亚等来看，FPGA业者多规划下一世代直接跳到45奈米，因此半世代55奈米将以手机芯片、PC绘图芯片等市场价格较敏感的应用芯片为主。而另一方面，目前联电对于55奈米也与客户AMD合作原有ATI绘图芯片，使得台积电、联电在65奈米制程竞争，延烧至半世代55奈米。