惠普近日宣布在FPGA技术上取得了突破，能把现场可编程门阵列（FPGA）的密度较提高8倍，而且能耗还更低。这一技术要求将一个纳米级纵横交换结构置于传统CMOS制程的顶层，惠普将这一技术称为“现场可编程纳米线互联”技术，是当前的FPGA技术的一种变体。

    研究人员展示了一款采用15纳米宽交叉线和45纳米半间距CMOS的芯片模型，并表示这款芯片将于2010年问世。此外，惠普还展示了一款采用4.5纳米宽交叉线的模型，而这一芯片则将于2020年问世。这个结合了45纳米CMOS的4.5纳米交叉结构将可以用来生产大小只有纯CMOS方案45纳米FPGA的4％的混合式FPGA。尽管时钟速度可能会下降，但是每次计算的能耗也会下降。 

    在FPNI方案中，所有的逻辑操作都在CMOS中进行，其中电路中的大部分信号路由都由晶体管层上部的一个交叉来进行。惠普指出，由于传统的FPGA都使用80％－90％的CMOS用于信号路由，FPNI就显得更为高效，而且与传统的FPGA相比，FPNI实际上用于执行逻辑的晶体管密度更高，同时信号路由所需的电能功率则更低。 

      研究人员表示，由于交叉结构中纳米线和开关的尺寸过于微小，产品不良率可能会相对较高。但是，借助于交叉互联研究人员就可以绕过缺陷。 

    据悉，这些研究人员的模拟结果显示，FPNI芯片中哪怕只有20％的纳米线，都能实现75％的生产率，而且不会牺牲太多的性能，因此在生产的经济角度上这种技术是绝对可行的。