日前在美国加州举办的定制集成电路大会的研讨会上，来宾们在被问及谁来顶纳米IC设计失败之罪责时认为，设计公司、代工厂和EDA供应商都得为确保65和45纳米工艺节点成功负责。  

    高通工程设计副总裁Michael Campbell表示：“工具得理解代工工艺，代工得理解设计意图。这种交叉混合将改变我们的商业模式。”  

    而杰尔系统公司设计平台副总裁Jon Fields指出，纳米芯片设计必须“由构造来校正。”这需要专有单元和标准单元可按预测工作，设计工具能意识到可制造性设计，而且还要有一个处理提取的工具。集成RF设计从来没有容易过，Fields指出，如今有从经典RF转向采样数字系统的趋势。这能“潜在促进业余人士从事RF设计，”导致系统难于仿真和测试。  

    此外，Beceem通信公司工程设计副总裁Steve Lloyd表示，无线IC芯片容纳了不同的设计群体，数字、混合信号和RF，他们讲不同的语言，不了解彼此的挑战，这对芯片成功构成了挑战。  

    此外，作为晶圆厂的代表，台湾联华电子(UMC)首席SoC架构师Patrick Lin表示：“在工艺端，有许多现象需要进行建模，如压力、精度、厚度、负偏置温度不稳定性(NBTT)和热载流子注入(HCI)效应等。”  

    而谈到分辨率增强技术(RET)时，明导资讯公司设计到硅片分部副总裁Joe Sawicki表示：“很明显的东西经常出错。”他指出，设计师、EDA工具供应商和代工厂必须协同工作，避免这些问题的发生。  

    Synopsys公司首席技术官Raul Camposano表示：“如果设计失败，有关各方——晶圆厂、掩膜厂、设计师、IP供应商和EDA工具供应商，都可能都要被遣责。”他指出了五项可能导致出错的地方——功能、面积、速度、功耗和制造。他还认为，这五项中任何一项失败，IP和EDA供应商都应该负责。